Читать онлайн «32-битные микропроцессоры и микроконтроллеры SuperН»

32-битные микропроцессоры и микроконтроллеры SuperH  Серия «Мировая электроника» Юкихо Фудзисава 32-битные микропроцессоры и микроконтроллеры SuperH Перевод с японского А. Б. Клионского Москва Издательский дом «Додэка-XXI» УДК [004. 312. 46+004. 318] (520) ББК 32. 973. 26-04 Ф94 Фудзисава, Юкихо Ф94 32-битные микропроцессоры и микроконтроллеры SuperH / Юкихо Фудзисава ; пер. с яп. Клионского А. Б. — М. : Издательский дом «Додэка- XXI». — 360 с. : ил. (Серия «Мировая электроника»). ISBN 978-5-94120-206-5 В книге описывается семейство SuperH — группа встраиваемых процессоров с оригинальной RISC-архитектурой, ориентированных на использование как в качестве микроконтроллеров (SH-1/SH-2), так и микропроцессоров (SH-3/SH-4), причём основное внимание уделяется последним. Описывается архитектура процессоров, приводятся примеры программ, задействующих различные их узлы, а также даются описания программных средств и примеры их использования при проектировании устройств на базе SuperH. Рассмотрены принципы работы MMU, кэш-памяти и SDRAM и то, как они влияют на производительность системы. Предназначена для инженеров-разработчиков, будет полезна студентам соответствующих специальностей, а также широкому кругу читателей, которые хотят узнать о микропроцессорах семейства SuperH. УДК [004. 312. 46+004. 318] (520) ББК 32. 973. 26-04 Все права защищены. Никакая часть этого издания не может быть воспроизведена в любой форме или любыми средствами, электронными или механическими, включая фотографирование, ксерокопирование или иные средства копирования или сохранения информации, без письменного разрешения издательства. Original Japanese edition published as Architecture of SuperH Processor by Yukiho Fujisawa. Published by Ohmsha, Ltd. , 3-1 Kanda Nishikicho, Chiyodaku, Tokyo, Japan. Translation rights arranged with Ohmsha, Ltd. ISBN 978-5-94120-206-5 (рус. ) © Yukiho Fujisawa ISBN 978-4-27420-260-5 (яп. ) © Издательский дом «Додэка-ХХI» © Серия «Мировая электроника» Оглавление От автора . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 Глава 1. Архитектура центрального процессора . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 1. 1. Общие сведения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 1. 2. Программная модель процессорного ядра — внутренние регистры . . . . . . . . . . . . . . . . 21 1. 3.